scholarly journals Efficient techniques for handling and sparsification of dense matrices in very large-scale circuit simulation

2019 ◽  
Author(s):  
Χαράλαμπος Αντωνιάδης
Keyword(s):  
Large Scale ◽  
Circuit Simulation ◽  
System On Chip ◽  
Low Rank ◽  
Dense Matrices ◽  
On Chip

Η τοποθέτηση περισσότερου υλικού σε ένα μοντέρνο SoC (System-on-Chip) εξαιτίας της ολοένα και μειούμενης τεχνολογίας ολοκλήρωσης έχει οδηγήσει σε πολύ μεγάλα παρασιτικά RLC δίκτυα αποτελούμενα από εκατομμύρια κόμβους, τα οποία πρέπει να προσομοιωθούν σε πολλές χρονικές στιγμές και συχνότητες έτσι ώστε να επαληθευτεί η σωστή λειτουργία του ολοκληρωμένου κυκλώματος. Επίσης, ο έλεγχος αξιοπιστίας ενός ολοκληρωμένου, εξαιτίας και πάλι της μειούμενης τεχνολογίας ολοκλήρωσης, απαιτεί να ληφθεί υπόψιν η επίδραση εκτός της παρασιτικής αυτεπαγωγής των υποσυστημάτων σε ένα SoC, που επαρκούσε σε παλαιότερες τεχνολογίες, αλλά και όλων των αμοιβαία επαγωγικών συζεύξεων μεταξύ αυτών. Ωστόσο η συμπερίληψη όλων των αμοιβαία επαγωγικών συζεύξεων καταλήγει σε ένα πλήρως πυκνό πίνακα επαγωγών που καθιστά την προσομοίωση κυκλώματος δύσκολα διαχειρίσιμη τόσο από αποθηκευτικής όσο και από υπολογιστικής πλευράς. Τεχνικές Μείωση Τάξης Μοντέλου (ΜΤΜ) έχουν χρησιμοποιηθεί συστηματικά για να αντικαταστήσουν το πολύ μεγάλης κλίμακας παρασιτικό RLC μοντέλο με ένα πολύ μικρότερης τάξης μοντέλο με παρόμοια απόκριση στις θύρες εισόδου/εξόδου. Ωστόσο, όλες οι τεχνικές ΜΤΜ καταλήγουν σε ένα μοντέλο με πυκνούς πίνακες που καθιστούν την προσομοίωση, και σε αυτήν την περίπτωση, μη πρακτική.Έτσι, σε αυτή την διδακτορική διατριβή παρουσιάζουμε αποδοτικές τεχνικές για την επίλυση των γραμμικών συστημάτων που προκύπτουν κατά την μεταβατική ανάλυση πολύ μεγάλων αμοιβαία επαγωγικών κυκλωμάτων, όπως επίσης και μια μεθοδολογία για την αραιοποίηση των πυκνών πινάκων που προκύπτουν μετά την ΜΤΜ. Οι προτεινόμενες τεχνικές για την επίλυση των γραμμικών συστημάτων στην μεταβατική ανάλυση περιλαμβάνουν την συμπίεση του πυκνού πίνακα επαγωγών προσεγγίζοντας κατάλληλα υπό-μπλοκ του αρχικού πίνακα με low-rank γινόμενα, όπως επίσης και την ανάπτυξη ενός προρυθμιστή γενικού σκοπού για την επαναληπτική επίλυση του γραμμικού συστήματος που πρέπει να λύσουμε κατά την μεταβατική ανάλυση (το οποίο συνίσταται από αραιά μπλοκ μαζί με το πυκνό μπλοκ των επαγωγών). Από την άλλη μεριά, η προτεινόμενη μεθοδολογία για την αραιοποίηση των πυκνών πινάκων μετά την ΜΤΜ χρησιμοποιεί μια ακολουθία αλγορίθμων βασισμένη στον υπολογισμό του κοντινότερου διαγώνια υπερισχύων πίνακα, που έχει μια ένα-προς-ένα αντιστοιχία με γράφο, και την εν- συνεχεία αραιοποίηση αυτού του γράφου. Τα πειραματικά μας αποτελέσματα υποδεικνύουν ότι μπορεί να επιτευχθεί ένα αρκετά αραιό σύστημα ελαττωμένων πινάκων, μετά την ΜΤΜ, με πολύ μικρή μείωση της ακρίβειας προσομοίωσης ενώ οι προτεινόμενες τεχνικές στην επίλυση των γραμμικών συστημάτων κατά την μεταβατική ανάλυση υποδεικνύουν ουσιώδη συμπίεση του πίνακα επαγωγών χωρίς να θυσιάζεται η ακρίβεια προσομοίωσης, σε συνδυασμό με μια αξιοπρόσεχτη μείωση στον αριθμό των επαναλήψεων και τον συνολικό χρόνο εκτέλεσης των επαναληπτικών μεθόδων επίλυσης.

System-on-Chip Design of the Whirlpool Hash Function

2008 ◽  
pp. 256-270
Author(s):  
Paris Kitsos
Keyword(s):  
Hash Function ◽  
High Speed ◽  
Large Scale ◽  
System On Chip ◽  
Security Level ◽  
Chip Design ◽  
Silicon Area ◽  
Large Scale Integration ◽  
On Chip ◽  
Scale Integration

In this chapter, a system-on-chip design of the newest powerful standard in the hash families, named Whirlpool, is presented. With more details an architecture and two very large-scale integration (VLSI) implementations are presented. The first implementation is suitable for high speed applications while the second one is suitable for applications with constrained silicon area resources. The architecture permits a wide variety of implementation tradeoffs. Different implementations have been introduced and each specific application can choose the appropriate speed-area, trade-off implementation. The implementations are examined and compared in the security level and in the performance by using hardware terms. Whirlpool with RIPEMD, SHA-1, and SHA-2 hash functions are adopted by the International Organization for Standardization (ISO/IEC, 2003) 10118-3 standard. The Whirlpool implementations allow fast execution and effective substitution of any previous hash families’ implementations in any cryptography application.

Multiprocessor transport surveillance video system based on "system on chip" technology

2020 ◽  
Author(s):  
Ш.С. Фахми ◽  
Н.В. Шаталова ◽  
В.В. Вислогузов ◽  
Е.В. Костикова
Keyword(s):  
System On Chip ◽  
Reference Points ◽  
Surveillance Video ◽  
Video Information ◽  
Chip Technology ◽  
Intelligent Video Surveillance System ◽  
Speed Up ◽  
Algorithmic Analysis ◽  
Computational Procedures ◽  
On Chip

В данной работе предлагаются математический аппарат и архитектура многопроцессорной транспортной системы на кристалле (МПТСнК). Выполнена программно-аппаратная реализация интеллектуальной системы видеонаблюдения на базе технологии «система на кристалле» и с использованием аппаратного ускорителя известного метода формирования опорных векторов. Архитектура включает в себя сложно-функциональные блоки анализа видеоинформации на базе параллельных алгоритмов нахождения опорных точек изображений и множества элементарных процессоров для выполнения сложных вычислительных процедур алгоритмов анализа с использованием средств проектирования на базе реконфигурируемой системы на кристалле, позволяющей оценить количество аппаратных ресурсов. Предлагаемая архитектура МПТСнК позволяет ускорить обработку и анализ видеоинформации при решении задач обнаружения и распознавания чрезвычайных ситуаций и подозрительных поведений. In this paper, we propose the mathematical apparatus and architecture of a multiprocessor transport system on a chip (MPTSoC). Software and hardware implementation of an intelligent video surveillance system based on the "system on chip" technology and using a hardware accelerator of the well-known method of forming reference vectors. The architecture includes complex functional blocks for analyzing video information based on parallel algorithms for finding image reference points and a set of elementary processors for performing complex computational procedures for algorithmic analysis. using design tools based on a reconfigurable system on chip that allows you to estimate the amount of hardware resources. The proposed MPTSoC architecture makes it possible to speed up the processing and analysis of video information when solving problems of detecting and recognizing emergencies and suspicious behaviors

ОСОБЕННОСТИ АРХИТЕКТУРЫ И ОСНОВНЫЕ ХАРАКТЕРИСТИКИ АППАРАТНОГО ВИДЕОКОДЕКА СТАНДАРТА H.264 В СОСТАВЕ МИКРОСХЕМЫ 1892ВМ14Я

2020 ◽  
Vol 96 (3s) ◽  
pp. 89-96
Author(s):  
А.А. Беляев ◽  
Я.Я. Петричкович ◽  
Т.В. Солохина ◽  
И.А. Беляев
Keyword(s):  
Data Flow ◽  
System On Chip ◽  
Video Codec ◽  
Experimental Results ◽  
Video Sequences ◽  
Ip Core ◽  
Performance Measurements ◽  
Synchronization Mechanism ◽  
Architectural Features ◽  
On Chip

Рассмотрены особенности архитектуры и основные характеристики аппаратного видеокодека по стандарту H.264, входящего в состав микросхемы 1892ВМ14Я (MCom-02). Описан механизм синхронизации потоков данных на основе набора флагов событий. Приведены экспериментальные результаты измерения характеристик производительности разработанного видеокодека на реальных видеосюжетах при различных форматах передаваемого изображения. The paper considers main architectural features and characteristics of H.264 hardware video codec IP-core as a part of MCom- 02 system-on-chip (SoC). Bedides, it presents data flow synchronization mechanism based on event flags set, as well as experimental results of performance measurements for the designed video codec IP-core obtained for different video sequences and different image formats.

Test scheduling of System-on-Chip using Dragonfly and Ant Lion optimization algorithms

2020 ◽  
pp. 1-13
Author(s):  
Gokul Chandrasekaran ◽  
P.R. Karthikeyan ◽  
Neelam Sanjeev Kumar ◽  
Vanchinathan Kumarasamy
Keyword(s):  
Ant Colony Optimization ◽  
Artificial Bee Colony ◽  
Optimization Algorithms ◽  
System On Chip ◽  
Test Time ◽  
Test Scheduling ◽  
Bee Colony ◽  
Ant Lion Optimization ◽  
Ant Lion ◽  
On Chip

Test scheduling of System-on-Chip (SoC) is a major problem solved by various optimization techniques to minimize the cost and testing time. In this paper, we propose the application of Dragonfly and Ant Lion Optimization algorithms to minimize the test cost and test time of SoC. The swarm behavior of dragonfly and hunting behavior of Ant Lion optimization methods are used to optimize the scheduling time in the benchmark circuits. The proposed algorithms are tested on p22810 and d695 ITC’02 SoC benchmark circuits. The results of the proposed algorithms are compared with other algorithms like Ant Colony Optimization, Modified Ant Colony Optimization, Artificial Bee Colony, Modified Artificial Bee Colony, Firefly, Modified Firefly, and BAT algorithms to highlight the benefits of test time minimization. It is observed that the test time obtained for Dragonfly and Ant Lion optimization algorithms is 0.013188 Sec for D695, 0.013515 Sec for P22810, and 0.013432 Sec for D695, 0.013711 Sec for P22810 respectively with TAM Width of 64, which is less as compared to the other well-known optimization algorithms.

Sign in / Sign up

Export Citation Format

Share Document